PLL output頻率如何才算settle?

daidai

小弟是做PLL的新手, 最近用spectre run simulation時遇到問題
我用的架構是charge pump PLL + 二階filter
當看時間對頻率的圖時, zoom-out看會lock在一直線
但是zoom-in之後, 會看到其實不是一直線, 而是有點像sinwave的ringing
amplitude相對average value很小(大概在ppm級了), 但是相當穩定, 並沒有再繼續變小的趨勢
reference freq. 在1.2MHz, 所以不像是reference spur, 感覺像damping
(dft算的頻率44KHz, 用liner model算出來的natural freq. ~33KHz)
同樣的現象在VCO control 電壓上也看的到
我想問的是, 這樣的現象是正常嗎?
PLL output lock該如何定義呢?
也是像close-loop OP做slewing一樣, settle到final value的幾percent之內就算OK了嗎?
煩請各位高手指點迷津, 感謝!!