用四个四选一构成16选一数据选择器verilog代码

neoz

大家好，我课程设计，遇到此题，用了四个四选一加一个二四译码器，程序编好，在片选那儿出现问题（仿真时识别不出选哪个信号），希望大神赐教，谢谢。

1. module mux4_to_1(out,i0,i1,i2,i3,s1,s0,c);
   
2.   output[3:0] out;
   
3.   input[3:0] i0,i1,i2,i3;
   
4.   input s1,s0,c;
   
5.   reg out;
   
6.   always @(s1 or s0 or i0 or i1 or i2 or i3 or c)
   
7.   begin
   
8.    if(c)
   
9.       case({s1,s0})
   
10.         2'b00:   out=i0;
    
11.         2'b01:   out=i1;
    
12.         2'b10:   out=i2;
    
13.         2'b11:   out=i3;
    
14.       
    
15.       endcase
    
16.   end
    
17. endmodule
    
18. module yima2_4(outa,outb,outc,outd,ina,inb,clk,rst);
    
19.   output outa,outb,outc,outd;
    
20.   input ina,inb,clk,rst;
    
21.   reg outa,outb,outc,outd;
    
22.   always @(posedge clk or negedge rst )
    
23.     begin
    
24.       if(!rst)
    
25.         begin
    
26.           {outa,outb,outc,outd}<=4'b0;
    
27.         end
    
28.     else
    
29.       case({ina,inb})
    
30.         2'b00:  {outa,outb,outc,outd}<=4'b0001;
    
31.          2'b01:  {outa,outb,outc,outd}<=4'b0010;
    
32.           2'b10:  {outa,outb,outc,outd}<=4'b0100;
    
33.            2'b11:  {outa,outb,outc,outd}<=4'b1000;
    
34.           default: {outa,outb,outc,outd}<=4'b0000;
    
35.       endcase
    
36.    end
    
37.    
    
38. mux4_to_1 u1(.c(outa));
    
39.    mux4_to_1 u2(.c(outb));
    
40.    mux4_to_1 u3(.c(outc));
    
41.    mux4_to_1 u4(.c(outd));
    
42.   
    
43. endmodule

复制代码

populaa

谢谢分享

populaa

谢谢分享