关于latch的综合

yuns

在设计当中用了latch，这些latch位于flip-flop之间，只是起信号开关的作用，而且latch的使能是flip-flop的输出信号（不是时钟信号）。DC综合时，采用了set_case_analysis把latch的使能端设为有效，此时latch透明。但是在这种情况下，DC并不对latch的setup和hold timing做检查（可能工具本身认为使能端恒定不变，不会有timing的问题），于是导致门级仿真的时候latch出现了timing的问题。请问我该怎么处理？
进一步的，如果要求latch的使能信号比数据信号早到达，综合约束该怎么写？

注：如果不用set_case_analysis的话，DC会把latch两边的路径打断，而且提示没有定义latch的时钟信号。